소스파일이 이렇게 되어있구요.

library IEEE;
use IEEE.std_logic_1164.ALL;

entity Feedbacked_inverter is
  port(outP: out std_logic);
end Feedbacked_inverter;
 
architecture Equations of Feedbacked_inverter is
    signal C, CLK : std_logic :='0';
begin
    C <= CLK;
    CLK <= not C after 10 ns;
    outP <= C;
end Equations;

테스트벤치 소스는

library IEEE;
use IEEE.std_logic_1164.all;

entity tb_Fig10_2 is
    -- No port defined
end tb_Fig10_2;

architecture ttest2 of tb_Fig10_2 is
component Feedbacked_inverter
  port(outP : out std_logic);
end component;

signal aa: std_logic;
begin
  tb_MUX: Feedbacked_inverter port map ( aa );
end;

이렇게 돼있는데
테스트벤치 소스는 어떻게 짜는건가요?
디지털공학 공부중인데 책에 테스트벤치 소스에 대해서는 설명이 없어서요...