module segment(clk, rst, a,b, out);

input clk, rst;
input [2:0] a,b;
output [2:0] out;

wire [3:0] sum;
reg [6:0] out;

add u0(w0, w1, w2);

always@(posedge clk or negedge rst)

begin
    
    if(!rst)
    out=7'b0;
    else
    
    case(sum)
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        3'b000:out=7'b1111110;
        default:out=7'b0000000;
endcase
end
endmodule


module tb_segment;
    
    reg clk, rst;
    reg [2:0] a,b;
    wire [6:0] out;
    
    segment u0(clk, rst, a, b, out);
    
    always #(50) clk = ~clk;
    
    initial
    begin
    clk = 1'b0; rst=1'b1; #50;
                rst=1'b0; #50;
                rst=1'b1; #100;
                
    a=3'b000; b=3'b000; #100;
    a=3'b001; b=3'b001; #100;
    a=3'b010; b=3'b010; #100;
    $stop;
end

endmodule


이게 무슨 말인지..