module examland
(
input iX, iY,
output oZ
);

assign oZ=iX&iY;

endmodule

이거...

Error (10228): Verilog HDL error at examland.v(1): module "examland" cannot be declared more than once

래는데...

C로 치면 헬로월드 같은건데...왜 안될까요 ㅠㅠ...